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基于BIST利用ORCA结构测试FPGA逻辑单元的方法

发布时间:2019-05-27 01:14 来源:未知 编辑:admin

  Array)是一种新型器件,它将门阵列的通用结构与现场可编程的特性结合于一体,因而受到广泛关注。FPGA中,测试激励的多种测试生成方法,都有其一定局限性,不能求出所有故障,而且随着集成规模的迅速膨胀,电路结构也越来越复杂,大量的故障变得不可测。所以,人们把视线转向了电路系统的设计过程。如果设计的电路容易测试,容易找到测试码,对测试和测试码的生成问题就大大简化,这就是可测性设计问题。可测性设计问题的一个主要解决方法就是内建自测法BIST(Built-in self-test)。

  利用FPGA可重复编程的特性,通过脱机配置,建立BIST逻辑,即使由于线路被操作系统的重新配置而令BIST结构消失,可测性也可实现。本文给出一种基于BIST利用ORCA(Opzed Reconfigurable Cell Array)结构测试FPGA逻辑单元PLB(Programmable Logic Block)的方法,该方法对逻辑单元PLB 进行了分类、分阶段的测试,同时进行电路模拟实验。

  这种基于BIST的测试方法是一系列测试阶段顺序进行的结果,每一阶段都包括以下几步:1)对电路进行配置;2)测试初始化;3)生成测试图形;4)对响应进行分析;5)读出测试结果。

  图1 给出了利用ORCA测试方法过程中FPGA的配置结构。在用于完全测试BUT (Block Under Test)的绝大部分配置中,TPG以二进制计数器的模式工作,为BUT的m个输入端提供随机的测试模式。由于PLB的输入要多于输出,所以需要将一些PLB通过编程构造成m位的计数器,在存储器的操作模式中,存储器被配置为随机存储器。TPG作为p字节(p

  不同的TPG一定要满足BUT的需求,BUT的输出要与ORA相符合,因此,TPG的数目要求为c,c同时也是与一个ORA相符合的PLB的输出管脚数。ORA由一个LUT和一个触发器组成,其中LUT用于从c 组BUT 相应的输出作比较,触发器记录第一次不匹配的情况。从触发器输出到LUT 输入的反馈信息会在ORA第一次错误记录之后进一步做比较。通常,一些ORA会在同一个PLB中实施,这依赖于PLB中相互独立的LUT的个数。这里,如果LUT的输入序列至少与一个PLB 是分离的,则认为此LUT是独立的。每一个TPG驱动一组共n个BUT,每个BUT有m个输入和k个输出,则BUT中共有c*n*k个输出与k 组n个ORA作比较,每个ORA监控c个输出,ORA的第i组接收n个BUT的第i个输出。

  例如,在ORCA结构的PLB中,存在2个独立的LUT,每个LUT 有5个输入,由于反馈的存在,需令c=4。又由于每个PLB有18个输入,TPG生成随机测试向量所要求的触发器的数量也是18。因为一个PLB中有f=4个触发器,所以需要5个PLB来构成随机TPG,其中只有4个PLB是用于产生RAM模式测试进而构成TPG状态机的。最后,每个必须与ORA作比较的PLB中有k=5个输出。表1对以上数据进行了概括,并将Xilinx 4000与alteraFlex 8000系列中的FPGA各项参数进行了对比,对FPGA这些结构参数、TPG输出信号计数n以及BIST所需步骤的数目进行了分析。多数商业用途的FPGA进行完全测试需两个测试步骤,而一些其他规模的FPGA则需要三个步骤。

  在测试实施阶段利用故障模拟来评价不同BIST步骤中的故障覆盖率。为ORCA结构的PLB建立了一个完全的门级电路模型,包括代表基本输入值的PLB配置,那些输入值在每一阶段是“固定”的。允许模拟影响配置位的stuck-at故障。LUT、FF和Output Mux三个模组中每一个的随机测试用于检测无法探查的故障(LUT中为3个故障,FF中为4 个故障),这些故障从故障目录表中被移除。PLB中共2224个stuck-at门级故障,其中1538个在LUT中,440个在FF 中,224个在输出MUX中,完全测试每个PLB共需9次这样的配置结构。对3个模组中每一阶段所检测出的新故障数目、检测故障累积的总数及故障覆盖率等故障模拟结果见表2。

  从表2中可以看出,第一阶段为LUT提供了一个完全的测试,而接着的5个阶段检测了FF中所有的故障,对输出MUX所有的故障检测需要9步。这9次配置结构可以根据为三个模组中每一个而设定的模式来描述。一个ORCA输出利用9*1 MUX来选择4个LUT输出中的任一个,或者4个FF输出的任一个,也就是LUT在以快速加法器操作方式进行工作。这9*1MUX证实了完全测试输出MUX 块的配置数量。

  ORCA结构的LUT有4个不同的操作模式:RAM、fast adder 、5 变量的LUT-based逻辑功能、4变量的LUT-based逻辑功能。它们在PLBBIST前4步中进行测试,如表3所示。在RAM模式中,TPG被配置为产生标准RAM 测试序列,而在其他步骤中被配置为二进制计数器。一旦LUT已经在RAM模式下测试,余下的BIST步骤中,依靠LUT中的棋盘模式来确定LUT输出的所有可能模式。FF有以下操作模式供选择:1)FF/Latch;2)Set/Reset;3)falling edge/rising edge ofclock等,与这些选择相关的数据太大,不易考虑。因此,可根据对PLB 门级电路模型的故障模拟来选择。5 次配置对完全测试FF 模组是足够的。

  从表3的后半部分可知FF 模组各种操作模式的不同选择情况。在这9次BIST配置中,ORCA的典型应用包括54%的连线%的PLB和LUT。尽管多数ORCA只需要2个测试阶段,还需18次的配置结构来测试所有的PLB。这18次配置结构与通常应用ORCA结构测试的32次配置相比,结果比较令人满意。

  作为伪随机测试,PLB的测试包括PLB大多数的I/0管脚,但IC系列ORCA路由于资源有限,不能支持所有TPG输出到BUT以及所有的BUT输出到ORA。为解决这个问题,基于伪随机测试的准则允许对每一次配置有一点“偏差”,只对在该阶段确实用到的输入采用随机测试,并观察其输出。表3给出了每一步BIST所用到的PLB管脚数目,路线资源可以满足系统要求。

  在一般的应用中,用户只需要将FF的输出与PLB的输出相连,而不管是具体哪个输出,这是特定的布线算法和路由算法决定的。在本方法中,为了得到完全的测试,必须保证每一个输出矩阵依次与它的9个输入(4个FF输出,4个LUT输出,1个加法器进位)相连,因此有一种与这9次配置都不同的选择。但是CAD工具不允许用户控制输出的多路复用器(用户模式下没有输出多路开关),因此,解决方法是修改中间的设计文件或者配置位流,来控制输出的多路输出选择。

  本文方法的最大优点是不需专用测试仪器,只需要观察测试响应检验电路ORA的输出即可,因此所需输入、输出单元少,故障覆盖率高,不可测故障较其他方法大大降低。实验数据表明,本方法的测试结果令人满意。

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  ?? AC161设备是4位二进制计数器。这些同步可预置计数器具有内部进位预测功能,适用于高速计数应用。这些器件完全可编程;也就是说,它们可以预设为0到9或15之间的任何数字。预设是同步的;因此,在负载输入处设置低电平会禁用计数器,并使输出在下一个时钟脉冲之后与设置数据一致,无论使能输入的电平如何。 清除功能是异步。清零(CLR)\输入的低电平将所有四个触发器输出设置为低电平,无论CLK,负载(LOAD)\或使能输入的电平如何。 进位外观 - 前端电路为n位同步应用提供级联计数器,无需额外的门控。有助于实现此功能的是ENP,ENT和纹波进位输出(RCO)。 ENP和ENT都必须高计数,并且ENT被前馈以启用RCO。当计数最大时(9或15,Q A 为高电平),启用RCO会产生高电平脉冲。这种高电平溢出纹波进位脉冲可用于实现连续级联级。无论CLK的电平如何,都允许ENP或ENT的转换。 计数器具有完全独立的时钟电路。在发生计时之前,修改操作模式的控制输入(ENP,ENT或LOAD \)的更改不会影响计数器的内容。计数器的功能(无论是启用,禁用,加载还是计数)仅由满足稳定设置和保持时间的条件决定。 特性 快速...

  ?? AC280和?? ACT280是采用高级CMOS逻辑技术的9位奇数/偶数奇偶校验发生器/检查器。偶数和奇数奇偶校验输出均可用于检查或生成长达9位的字的奇偶校验。甚至指示奇偶校验( E输出到另外的任何输入?AC280,?? ACT280奇偶校验器。 特性 缓冲输入 典型传播延迟 - 在V CC = 5V时为10ns ,T A = 25°C,C L = 50pF 超过MIL-STD-883的2kV ESD保护,方法3015 耐SCR闩锁CMOS工艺和电路设计 功耗显着降低的双极FAST ?? /AS /S速度 平衡传播延迟

  AC类型具有1.5V至5.5V的工作电压和30%电源的均衡噪声抗扰度 ±24mA输出驱动电流 - 扇出至15 FAST ??集成电路 - 驱动器50 传输线°C FAST ??是飞兆半导体的商标。 参数 与其它产品相比 计数器/运算器/奇偶校验功能产品   Technology Family VCC (Min) (V) VCC (Max) (V) Bits (#) Voltage (Nom) (V) F @ Nom Voltage (Max) (Mhz) ICC @ Nom Voltage (Max) (mA) tpd @ Nom Voltage (Max) (ns) IOL (Max) (mA) Function Type...

  CD4060B-MIL CMOS 14 级纹波进位二进制计数器/除法器和振荡器

  CD4060B由振荡器部分和14个纹波进位二进制计数器级组成。振荡器配置允许设计RC或晶体振荡器电路。提供RESET输入,将计数器复位到全O状态并禁用振荡器。 RESET线上的高电平完成复位功能。所有计数器阶段都是主从触发器。在 O )。所有输入和输出均完全缓冲。施密特触发器对输入脉冲线的作用允许无限制的输入脉冲上升和下降时间。 CD4060B系列类型采用16引脚密封双列直插式陶瓷封装(F3A后缀), 16引脚双列直插塑料封装(E后缀),16引脚小外形封装(M,M96,MT和NSR后缀),以及16引脚薄型收缩小外形封装(PW和PWR后缀)。 特性 15 V时12 MHz时钟频率 常用复位 完全静态操作 缓冲输入和输出 施密特触发器输入脉冲线% 标准化,对称输出特性

  5 V,10 V和15 V参数额定值 符合JEDEC暂定标准No. 13B的所有要求,“B ??系列说明的标准规范” CMOS器件?? 振荡器特性: 芯片上的所有有源元件 RC或晶体振荡器配置 RC振荡器频率为690 kHz最小电压15 V 应用 控制计数器 定时器 分频器 延时电路 参数 与其它产品相比 计数器/运算器/奇偶校验功能产品 ...

  CD40193B-MIL CMOS 可预设置的二进制加/减计数器(具有双时钟和复位功能)

  CD40192b可​​预置BCD向上/向下计数器和CD40193B可预设二进制向上/向下计数器均由4个同步时钟控制的门控“D”型触发器组成作为一个柜台。输入包括4个独立的阻塞线,一个PRESET \ ENABLE \控制,单独的CLOCK UP和CLOCK DOWN信号以及一个主RESET。提供四个缓冲Q信号输出以及用于多级计数方案的CARRY \和BORROW \输出。 计数器被清零,以便所有输出在RESET线上处于低电平状态。 RESET与时钟异步完成。当PRESET \ ENABLE \控制为低电平时,每个输出都可以与相应的卡纸输入电平的时钟异步编程。 计数器在CLOCK UP信号的正时钟沿计数一个计数如果CLOCK DOWN线为高电平。如果CLOCK UP线为高电平,计数器会对CLOCK DOWN信号的正时钟沿计数递减计数。 CARRY \和BORROW \信号为高电平,计数器向上或向下计数。在计数器达到计数模式下的最大计数后,CARRY \信号在半个时钟周期内变为低电平。在计数器达到倒计数模式下的最小计数后,BORROW \信号在半个时钟周期内变为低电平。通过将BORROW \和CARRY \输出分别连接到后续计数器...

  CD40161B-MIL 具有异步清零功能的 CMOS 同步可编程 4 位二进制计数器

  CD40160B,CD40161B,CD40162B和CD40163B是4位同步可编程计数器。 CD40162B和CD40163B的CLEAR功能是同步的,CLEAR \输入的低电平在下一个正的CLOCK边沿将所有四个输出设置为低电平。 CD40160B和CD40161B的CLEAR功能是异步的,CLEAR \输入的低电平将所有四个输出设置为低电平,而不管CLOCK,LOAD \或ENABLE输入的状态如何。 LOAD \输入的低电平禁用计数器,并使输出与下一个CLOCK脉冲后的设置数据一致,无论ENABLE输入的条件如何。 进位预测电路提供用于n位同步应用的级联计数器,无需额外的门控。完成此功能的工具有两个计数使能输入和一个进位输出(C OUT )。当PE和TE输入均为高电平时,计数启用。 TE输入被前馈以使能C OUT 。该使能输出产生正输出脉冲,其持续时间约等于Q1输出的正部分。该正溢出进位脉冲可用于实现连续级联级。当时钟为高电平或低电平时,可能会发生PE或TE输入的逻辑转换。 CD40160B类型采用16引脚密封双列直插式陶瓷封装(F3A后缀)。 CD40161B型采用16引脚密封双列直插式陶瓷封装(F3A后缀),16引脚双列直插塑料封装(E后...

  CD4518双BCD上行计数器和CD4520双二进制上行计数器均由两个相同的内部同步4级计数器组成。计数器级是D型触发器,具有可互换的CLOCK和ENABLE线,用于递增正向或负向转换。对于单机操作,ENABLE输入保持高电平,计数器在CLOCK的每个正向转换时前进。计数器在其RESET线上被高电平清零。 通过将Q4连接到后续计数器的使能输入,同时后者的CLOCK输入保持低电平,可以在纹波模式下级联计数器。 CD4518B和CD4520B型采用16引脚密封双列直插陶瓷封装(F3A后缀),16引脚双列直插塑料封装(E后缀),16引脚小型-outline包(M,M96和NSR后缀)和16引脚薄收缩小外形封装(PW和PWR后缀)。 特性 中速操作 - 10 V时的6 MHz典型时钟频率 正或负 - 边沿触发 同步内部进位传播 100%测试20 V时的静态电流 在整个封装温度下,18 V时的最大输入电流为1μA范围;在18 V和25°C下100 nA 噪声容限(在整个封装温度范围内): 1 V,V DD = 5 V 2 V V DD = 10 V 2.5 V V DD = 15 V 5 V,10 V和15 V参数额定值 标准化,对称输出特性 符合JEDEC暂定标准No. 13B的所有...

  CD54HC161 具有异步复位的高速 CMOS 逻辑 4 位二进制计数器

  ?? HC161,?? HCT161,?? HC163和?? HCT163是可预设的同步计数器,具有先行进位逻辑,可用于高电平高速计数应用程序。 ?? HC161和?? HCT161分别是异步复位十进制和二进制计数器; ?? HC163和?? HCT163器件分别是十进制和二进制计数器,它们与时钟同步复位。计数和并行预置都与时钟的负到正转换同步完成。 同步并行使能输入SPE的低电平禁用计数操作并允许P0到P3的数据输入要加载到计数器中(前提是满足SPE的建立和保持要求)。 所有计数器在主复位输入MR上以低电平复位。在?? HC163和?? HCT163计数器(同步复位类型)中,必须满足相对于时钟的建立和保持时间要求。 每个计数器中有两个计数使能,PE和TE提供n位级联。在所有计数器中,无论SPE \,PE和TE输入的电平(以及时钟输入,CP,在?? HC161和?? HCT161类型中)都会发生复位操作。 如果是十年计数器当电源被施加电源时,它被预置为非法状态或呈现非法状态,它将以一个计数返回到正常序列,如状态图所示。 先行进位功能简化了串行级联计数器。两个计数使能输入(PE和TE)必须为高才能计数。 TE输入通过所有四个级的Q输出进行门控,以便在最大计数时,终...

  具有快速进位的?? AC283和?? ACT283 4位二进制加法器,采用先进的CMOS逻辑技术。如果总和超过15,这些器件会添加两个4位二进制数并生成进位。 由于add函数的对称性,该器件可与所有高电平有效操作数一起使用(正逻辑)或所有低电平有效操作数(负逻辑)。使用正逻辑时,如果没有进位,则必须将进位输入连接为低电平。 特性 缓冲输入 超过2kV ESD保护MIL-STD-883,方法3015 SCR -Lackup-Resistant CMOS工艺和电路设计 双极FAST ?? /AS /S速度显着降低功耗 平衡传播延迟 AC类型具有1.5V至5.5V的工作电压和30%供电时的平衡噪声抗扰度 ±24mA输出驱动电流 - 扇出至15 FAST ??集成电路 - 驱动器50 传输线°C FAST ??是Fairchild Semiconductor的商标。 参数 与其它产品相比 计数器/运算器/奇偶校验功能产品   Technology Family VCC (Min) (V) VCC (Max) (V) Bits (#) Voltage (Nom) (V) F @ Nom Voltage (Max) (Mhz) ICC @ Nom Voltage (Max) (mA) tpd @ Nom Voltage (Max) (ns) IOL (Max) (mA) ...

  CD4510B可预置BCD向上/向下计数器和CD4516可预置二进制向上/向下计数器由四个同步时钟控制的D型触发器组成(带有门控结构)提供T型触发器功能)作为计数器连接。这些计数器可以通过RESET线上的高电平清除,并且可以通过PRESET ENABLE线上的高电平预设为卡纸输入上的任何二进制数。 CD4510B将在向上模式下最多两个时钟脉冲计数非BCD计数器状态,在向下模式下最多四个时钟脉冲。 如果保持CARRY-IN输入低电平,计数器在每个正向时钟转换时上升或下降。同步级联是通过并联所有时钟输入并将不太重要的级的CARRY-OUT连接到更重要级的CARRY-IN来实现的。 CD4510B和CD4516B可以级联在纹波中通过将CARRY-OUT连接到下一级的时钟来实现模式。如果在终端计数期间UP /DOWN输入发生变化,则必须使用时钟门控CARRY-OUT,并且在时钟为高电平时必须更改UP /DOWN输入。该方法为随后的计数阶段提供干净的时钟信号。 (见图15)。 这些器件类似于MC14510和MC14516。 CD4510B和CD4516B类型采用16引脚双列直插塑料封装( E后缀),16引脚小外形封装(NSR后缀)和16引脚薄缩小外...

  CD4017B-MIL 具有 10 个解码输出的 CMOS 十进制计数器

  CD4017B和CD4022B分别是具有10和8个解码输出的5级和4级Johnson计数器。输入包括CLOCK,RESET和CLOCK INHIBIT信号。 CLOCK输入电路中的施密特触发器动作提供脉冲整形,允许无限制的时钟输入脉冲上升和下降时间。 如果CLOCK INHIBIT信号为低电平,这些计数器在正时钟信号转换时提前一位计数。当CLOCK INHIBIT siganl为高电平时,禁止通过时钟线的计数器前进。高RESET信号将计数器清零至零计数。 Johnson计数器配置的使用允许高速操作,2输入解码门控和无尖峰解码输出。提供防锁定门控,从而确保正确的计数顺序。解码输出通常为低并且仅在它们各自的解码时隙处变高。每个解码输出在一个完整时钟周期内保持高电平。 CAR40-B信号在CD4017B中每10个时钟输入周期或CD4022B中每8个时钟输入周期完成一次,用于在多器件计数链中对后续器件进行纹波时钟。 CD4017B和CD4022B采用16引脚密封双列直插式陶瓷封装(F3A后缀),16引脚双列直插塑料封装(E后缀),16引脚小外形封装(NSR后缀)和16引脚薄收缩小外形封装(PW和PWR后缀)。 CD4017B类型还提供16引脚小外形封装(M和M9...

  具有快速进位的?? AC283和?? ACT283 4位二进制加法器,采用先进的CMOS逻辑技术。如果总和超过15,这些器件会添加两个4位二进制数并生成进位。 由于add函数的对称性,该器件可与所有高电平有效操作数一起使用(正逻辑)或所有低电平有效操作数(负逻辑)。使用正逻辑时,如果没有进位,则必须将进位输入连接为低电平。 特性 缓冲输入 超过2kV ESD保护MIL-STD-883,方法3015 SCR -Lackup-Resistant CMOS工艺和电路设计 双极FAST ?? /AS /S速度显着降低功耗 平衡传播延迟 AC类型具有1.5V至5.5V的工作电压和30%供电时的平衡噪声抗扰度 ±24mA输出驱动电流 - 扇出至15 FAST ??集成电路 - 驱动器50 传输线°C FAST ??是Fairchild Semiconductor的商标。 参数 与其它产品相比 计数器/运算器/奇偶校验功能产品   Technology Family VCC (Min) (V) VCC (Max) (V) Bits (#) Voltage (Nom) (V) F @ Nom Voltage (Max) (Mhz) ICC @ Nom Voltage (Max) (mA) tpd @ Nom Voltage (Max) (ns) IOL (Max) (mA) ...

  CD4018B类型包括5个Johnson-Counter阶段,每个阶段的缓冲Q输出和计数器预设控制选通。提供时钟,复位,数据,预设启用和5个单独的JAM输入。通过将Q \ 5,Q \ 4,Q \ 3,Q \ 2,Q \ 1信号分别馈送回DATA输入,可以实现10,8,6,4或2个计数器配置的除法。通过使用CD4011B来控制到DATA输入的反馈连接,可以实现9,7,5或3个除计数器配置。通过使用多个CD4018B单元可以实现大于10的除法功能。计数器在正时钟信号转换时提前计数一次。时钟线上的施密特触发器动作允许无限制的时钟上升和下降时间。高RESET信号将计数器清零至全零状态。高PRESET-ENABLE信号允许JAM输入信息预设计数器。提供防锁定门控以确保正确的计数顺序。 CD4018B型采用16引脚密封双列直插式陶瓷封装(F3A后缀),16引脚双列直插式塑料封装(E后缀),16引脚小外形封装(M,M96,MT和NSR后缀),以及16引脚薄型收缩小外形封装(PW和PWR后缀)。 特性 中速运行???? 10 MHz(典型值)V DD ?? V SS = 10 V 完全静态工作 100%测试20 V时的静态电流 标准化,对称输出特性 5 V,10 V和15 V参数额定值 在整个封装温...

  CD54HC192 高速 CMOS 逻辑可预设的同步 4 位 BCD 码十进制加/减计数器

  ?? HC192,?? HC193和?? HCT193分别是异步预置的BCD十进制和二进制向上/向下同步计数器。

  将计数器预设为预设数据输入(P0-P3)上的数字是通过LOW异步并行负载输入(PL)来完成的。计数器在Clock-Up输入的低到高转换(和Clock-Down输入的高电平)上递增,并在Clock-Down输入的低到高转换时递减(和高电平时钟输入)。 MR输入的高电平会覆盖任何其他输入,以将计数器清零为零状态。终端向上计数(进位)在达到零计数之前的半个时钟周期内变为低电平,并在零计数时返回高电平。倒计数模式下的终端倒计数(借用)同样在最大计数之前的半个时钟周期内变低(192中的9和193中的15)并且在最大计数时返回高。通过将较低有效计数器的进位和借位输出分别连接到下一个最重要的计数器的Clock-Up和CLock-Down输入来实现级联。 如果存在十进制计数器非法状态或在接通电源时采取非法状态,它将按一个计数返回正常顺序,如状态图所示。 特性 同步计数和异步加载 N位级联的两个输出 前瞻进行高速计数 扇出(超温范围) 标准输出。 。 。 。 。 。 。 。 。 。 。 。 。 。 。 10 LSTTL负载 总线驱动器输出。 。 。 。 。 。 。 。 。...

  CD40192B-MIL CMOS 可预置 BCD 加/减计数器(具有重置功能的双时钟)CD40192b可​​预置BCD向上/向下计数器和CD40193B可预设二进制向上/向下计数器均由4个同步时钟控制的门控“D”型触发器组成作为一个柜台。输入包括4个独立的阻塞线,一个PRESET \ ENABLE \控制,单独的CLOCK UP和CLOCK DOWN信号以及一个主RESET。提供四个缓冲Q信号输出以及用于多级计数方案的CARRY \和BORROW \输出。 计数器被清零,以便所有输出在RESET线上处于低电平状态。 RESET与时钟异步完成。当PRESET \ ENABLE \控制为低电平时,每个输出都可以与相应的卡纸输入电平的时钟异步编程。 计数器在CLOCK UP信号的正时钟沿计数一个计数如果CLOCK DOWN线为高电平。如果CLOCK UP线为高电平,计数器会对CLOCK DOWN信号的正时钟沿计数递减计数。 CARRY \和BORROW \信号为高电平,计数器向上或向下计数。在计数器达到计数模式下的最大计数后,CARRY \信号在半个时钟周期内变为低电平。在计数器达到倒计数模式下的最小计数后,BORROW \信号在半个时钟周期内变为低电平。通过将BORROW \和CARRY \输出分别连接到后续计数器...

  ?? ACT163器件是4位二进制计数器。这些同步可预设计数器具有内部进位前瞻功能,适用于高速计数设计。通过使所有触发器同时计时以使得输出在由计数使能(ENP,ENT)输入和内部门控指示时彼此一致地改变来提供同步操作。这种工作模式消除了通常与同步(纹波时钟)计数器相关的输出计数尖峰。缓冲时钟(CLK)输入触发时钟波形上升(正向)边沿的四个触发器。 计数器完全可编程;也就是说,它们可以预设为0到9或15之间的任何数字。预设是同步的;因此,在负载输入处设置低电平会禁用计数器,并使输出在下一个时钟脉冲之后与设置数据一致,无论使能输入的电平如何。 清除功能是同步。无论使能输入的电平如何,清零(CLR)\输入的低电平都会在CLK的下一次低电平到高电平转换后将所有四个触发器输出设置为低电平。这种同步清除允许通过解码Q输出以获得所需的最大计数来容易地修改计数长度。用于解码的门的低电平有效输出连接到CLR \以同步清除计数器0000(LLLL)。 进位超前电路为n位同步应用提供级联计数器没有额外的门控。 ENP,ENT和纹波进位输出(RCO)有助于实现此功能。 ENP和ENT都必须高计数,并且ENT被前馈以启用RCO。...

  CD4029B由一个四级二进制或BCD十进制加/减计数器组成,在两种计数模式下均提供先行进位。输入包括单个CLOCK,CARRY-IN \(CLOCK ENABLE \),BINARY /DECADE,UP /DOWN,PRESET ENABLE和四个单独的JAN信号,Q1,Q2,Q3,Q4和一个CARRY OUT \信号作为输出。 高PRESET ENABLE信号允许JAM INPUTS信息将计数器预设为与时钟异步的任何状态。当每个JAM线为低电平时,当PRESET-ENABLE信号为高电平时,将计数器复位为零计数。当CARRY-IN \和PRESET ENALBE信号为低电平时,计数器在时钟正跳变时前进一次。当CARRY-IN \或PRESET ENABLE信号为高电平时,进程被禁止。 CARRY-OUT \信号通常为高电平,当计数器在UP模式下达到最大计数或在DOWN模式下达到最小计数时,如果CARRY-IN \信号为低电平,则变为低电平。处于低状态的CARRY-IN \信号因此可以被认为是CLOCK ENABLE \。不使用时,CARRY-IN \端子必须连接到V SS 。 当BINARY /DECADE输入为高电平时,完...

  CD4020B-MIL CMOS 14 级纹波进位二进制计数器/除法器CD4020B,CD4024B和CD4040B是纹波进位二进制计数器。所有计数器阶段都是主从触发器。计数器的状态对每个输入脉冲的负转变进行一次计数; RESET线上的高电平将计数器重置为全零状态。输入脉冲线上的施密特触发器动作允许无限制的上升和下降时间。所有输入和输出均经过缓冲。 CD4020B和CD4040B型采用16引脚密封双列直插式陶瓷封装(F3A后缀),16引脚双列直插塑料封装(E后缀),16引脚小外形封装(NSR后缀)和16引脚薄收缩小外形封装(PW和PWR后缀)。 CD4040B型还提供16引脚小外形封装(M和M96后缀)。 CD4024B类型采用14引脚密封双列直插陶瓷封装(F3A后缀), 14引脚双列直插塑料封装(E后缀),14引脚小外形封装(M,MT,M96和NSR后缀),以及14引脚薄型收缩小外形封装(PW和PWR后缀) 。 特性 中速操作 完全静态操作 缓冲输入和输出 100%测试20 V时的静态电流 标准化,对称输出特性 完全静态操作 常用复位 5V,10V和15V参数额定值 在整个封装温度范围内,18 V时的最大输入电流为1μA;在18 V和25°C下100 nA 噪声容限(在整个封装温度范围内): V DD = 5 V时为1 V 2 V at ...

  HC4060-Q1器件包含一个振荡器部分和14个纹波进位二进制计数器级。此振荡器配置可实现RC-或者晶体振荡器电路设计。时钟(CLKI)输入上的高到低转换增加了计数器的值。清除(CLR)输入上的高电平会关闭振荡器( CLKO 变为高电平而CLKO变为低电平)并且将计数器复位清零(所有的Q输出为低电平)。 特性 符合汽车应用要求 2V至6V的宽运行电压范围 输出可驱动多达10个低功耗肖特基晶体管逻辑电路(LSTTL)负载 低功耗,I CC 最大80μA t pd 典型值= 14 ns ±4mA输出驱动(在5V时间) 低输出电流,最大值1μA 实现相移振荡电路(RC) - 或者晶体振荡器电路的设计 参数 与其它产品相比 计数器/算术/奇偶校验功能   Technology Family VCC (Min) (V) VCC (Max) (V) Bits (#) Voltage (Nom) (V) F @ Nom Voltage (Max) (Mhz) ICC @ Nom Voltage (Max) (mA) tpd @ Nom Voltage (Max) (ns) IOL (Max) (mA) IOH (Max) (mA) Function Type Rating Operating Temperature Range (C) Pin/Package   var ...

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